Gaga's 隨手筆記本

【FPGA茫茫大海2】register slicing in AXI

在看data sheet常常會看到register slicing這個名詞這個詞的意思到底是甚麼呢? 簡單的來說AXI interconnect會有所謂的master和slave端，由master傳給slave。而master和slave的意義可以去看上一篇【FP...
【FPGA茫茫大海1】在axi bus 上master和slave差別

就像圖上所示，究竟master和slave的差別是甚麼？後來查資料看到一句話，覺得很有感覺，在Jay Kraut的Hardware Edge Detection Using an Altera Stratix Nios II Development Kit的論文中，談...
verilog隨手記(一) 關於sequential circuit內的if else判斷會有delay

似乎在sequential cirucit內的if else判斷會有簡單的delay發生，並不會原本理想的狀況，舉例來說：在curr_state==READ的時候 out輸出應該要是8，雖然當下的那個cycle的確curr_state應該是READ，但因為這是剛...
github隨手記

不錯的github基本觀念講解: Git達人教你搞懂GitHub基礎觀念
code block in Blogger

程式碼試試看更長的code #include <iostream> #include <fstream> #include <math.h> #include <Dense> #include <SVD> us...
Start

在學習的過程中，很多東西其實花了很大的心力去研究它，但用完後，回頭想再去看的時候，發現有些觀念可能都忘記了，所以希望能夠建立一個自己的筆記，幫助自己記憶，也能夠在寫這些東西的過程中，更確定自己的思路與想法是否正確，或是有其他人能夠一起加入討論都非常歡迎。

Blogger templates

Blogger news

Blog Archive

► 2016 (2)
- ► 1月 (2)

▼ 2015 (4)
- ▼ 9月 (2)
  - verilog隨手記(一) 關於sequential circuit內的if else判斷會有delay
  - github隨手記
- ► 8月 (2)

2015年9月22日 星期二

github隨手記

沒有留言:

張貼留言

2015年9月22日星期二